El blog sobre Los procesadores Imx6 permiten pantallas de alta resolución más allá de los límites de LVDS de un solo canal

En el diseño de sistemas integrados, controlar pantallas LVDS de alta resolución y alta frecuencia de actualización se ha convertido en una tarea cada vez más común pero desafiante. Especialmente cuando se trata de una pantalla que admite solo una interfaz LVDS de un solo canal con una resolución de 1920x1080@60Hz, el reloj de píxeles requerido (Dotclock) de 148,5 MHz impone exigencias significativas a la velocidad de transmisión de datos del controlador de interfaz. Este artículo profundiza en los principales obstáculos técnicos encontrados durante dichas adaptaciones de interfaz y explora soluciones basadas en la serie de procesadores i.MX6, con el objetivo de proporcionar a los ingenieros una guía clara y conocimientos técnicos prácticos.

Cuello de botella técnico: limitaciones de velocidad del LVDS monocanal

Para una pantalla con una resolución de 1920x1080@60Hz, el reloj de píxeles (Dotclock) es de 148,5 MHz. Las interfaces LVDS (señalización diferencial de bajo voltaje) transmiten datos a través de señales diferenciales para reducir la interferencia electromagnética y mejorar las velocidades de transmisión. En una configuración LVDS de un solo canal, cada par de líneas diferenciales normalmente transmite un bit de datos. Para calcular el reloj del serializador requerido, se debe considerar el número efectivo de bits de datos. Un modelo de transmisión de datos LVDS común asigna datos de píxeles de 8 bits (canales RGB) a las líneas de datos. Sin embargo, la velocidad de transmisión LVDS real no es un simple múltiplo del reloj de píxeles; Implica factores como la codificación de datos y la multiplicación del reloj.

El cálculo de "148,5 MHz Dotclock * 7 Databit = 1039,5 MHz Serializer Clock" puede desviarse de las prácticas estándar o depender de un esquema de codificación específico. Una comprensión más convencional es que el reloj del serializador para la transmisión LVDS de un solo canal de una señal de vídeo de 1920x1080 a 60 Hz suele ser un múltiplo del reloj de píxeles para cubrir todos los datos de píxeles y las señales de sincronización. Por ejemplo, si se utiliza la transmisión de datos de píxeles de 8 bits, el reloj del serializador en teoría debe ser 8 veces el reloj de píxeles. Sin embargo, los diseños de interfaz LVDS reales y los métodos de mapeo de datos pueden variar. El problema central es que si la frecuencia máxima de reloj del serializador de una interfaz LVDS de un solo canal es limitada (por ejemplo, 595 MHz como se mencionó), el uso directo de la transmisión de un solo canal para señales de alta resolución excederá sus capacidades.

Conclusión:El "reloj serializador de 1039,5 MHz" propuesto probablemente excede las limitaciones de hardware de muchas interfaces LVDS de un solo canal (por ejemplo, 595 MHz), lo que hace que sea inviable controlar una pantalla de 1920x1080@60Hz directamente con una interfaz LVDS de un solo canal.

Solución: modo LVDS de doble canal en procesadores i.MX6

Para abordar las limitaciones de velocidad del LVDS de un solo canal, una solución común es aprovechar la capacidad de salida LVDS de doble canal de procesadores como la serie i.MX6. El modo LVDS de doble canal divide el flujo de datos en dos canales LVDS independientes, reduciendo efectivamente a la mitad la velocidad de datos total y reduciendo el requisito de reloj del serializador para cada canal.

En este modo, los datos se dividen en partes impares (IMPAR) y pares (PARES), transmitidas a través de dos canales LVDS. Si el requisito de reloj del serializador original era 1039,5 MHz, el modo de doble canal lo reduce a aproximadamente 519,75 MHz por canal, lo que normalmente cae dentro de las capacidades de interfaz LVDS del procesador i.MX6 (por ejemplo, por debajo del límite de 595 MHz).

Conclusión:El uso del modo LVDS de doble canal (modo SPLIT) del i.MX6 es una solución eficaz para reducir los requisitos de reloj del serializador. Sin embargo, esto requiere que la propia pantalla admita la entrada LVDS de doble canal, lo que significa que debe fusionar correctamente los flujos de datos de ambos canales.

Información clave: identificación de canales de datos PARES/IMPARES

Cuando se utiliza el modo LVDS de doble canal, una cuestión crítica es determinar qué canal LVDS (normalmente una interfaz física en el PHY) transmite datos IMPAR y cuál transmite datos PARES. Esto afecta directamente la configuración del controlador de pantalla y las conexiones de señales físicas.

La información sobre la asignación de canales de datos IMPAR/PAR normalmente se puede encontrar en las siguientes fuentes:

1. Manual de referencia técnica (TRM) de i.MX6:La fuente más autorizada, que detalla el funcionamiento del controlador LVDS, la configuración de registros y la asignación de canales. El TRM generalmente especifica qué puertos de salida físicos (por ejemplo, LVDS0_TXP/N, LVDS1_TXP/N) corresponden a flujos de datos pares o impares.
2. i.MX6 Características eléctricas o ficha técnica:Estos documentos proporcionan definiciones de pines y descripciones funcionales, que pueden indicar indirectamente la asignación de canales.
3. Esquemas oficiales de la placa de desarrollo EVK:Si se utiliza una placa de desarrollo i.MX6, sus esquemas muestran claramente las conexiones de la interfaz LVDS y cómo los pines de salida LVDS del procesador se vinculan a los transceptores o interfaces de pantalla.
4. Mostrar hoja de datos o manual de usuario:Si bien la información principal reside en el lado del procesador, la documentación de la pantalla puede proporcionar definiciones de pines de la interfaz LVDS, incluida la compatibilidad con el modo de doble canal y el orden esperado de los canales de datos.
5. Hoja de datos del controlador LVDS/chip PHY:Si se utiliza un controlador LVDS independiente o un chip PHY (por ejemplo, la serie SN65LVDS de TI), su hoja de datos contendrá información crítica sobre la configuración del canal y la asignación de señales.

Nota:Consulte siempre los documentos técnicos más recientes para el modelo i.MX6 específico (por ejemplo, i.MX6Solo, i.MX6Dual, i.MX6Quad), ya que las configuraciones de la interfaz pueden variar. La comunicación con los fabricantes de pantallas para conocer los requisitos de la interfaz LVDS también es crucial para una adaptación exitosa.

Resumen

La adaptación de una pantalla LVDS de un solo canal con una resolución de 1920x1080@60Hz enfrenta limitaciones de hardware debido a restricciones de velocidad de datos. Los procesadores de la serie i.MX6 ofrecen una solución viable a través de la salida LVDS de doble canal, dividiendo el flujo de datos para reducir los requisitos de reloj del serializador por canal. La fuente más confiable para la asignación de canales de datos IMPAR/PAR es el Manual de referencia técnica (TRM) de i.MX6, complementado con hojas de datos, esquemas de la placa de desarrollo y documentación del chip de visualización/PHY. El estudio cuidadoso de estos materiales y la configuración adecuada del software son clave para lograr la funcionalidad de pantalla LVDS de alta resolución.